MIPS_CPU
使用 Verilog 硬件语言开发 MIPS 架构下的五级全速转发流水线 CPU，作为 2024 秋季学期北航《计算机组成实验》课程设计（高工）。全套实验分为8个部分，P0-P2是预备知识；P3使用 Logisim 硬件图形描述语言搭建单周期CPU，支持数条指令；P4开始使用 Verilog 硬件描述语言搭建单周期 CPU；P5起对高工首届改革（与大班实验有所不同），完成支持中断异常处理的单周期CPU；P6 实现五级流水线 CPU，支持10余条指令并具有扩展性；P7 为高工独立实验，有关 Cache。
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